這些約束條件主要是由于參數相關性以及設計要求越來越復雜而產生的，由于脈沖產生更快而使建立及保持時間更短，另外互連延時作為高速電路設計總延時的重要部分對低速設計也同樣非常重要等等。由于在互連延時及高密度封裝上的要求，電路板正在不斷變小，從而出現了高密度電路設計，同時還必須遵循小型化設計規則。上升時間減小再加上這些小型化設計規則，使串擾噪聲問題變得越來越突出。

　　

　　一、固定約束存在的限制

　　

　　對付這些問題的傳統做法是憑經驗、缺省值、數表或計算方法將電氣和工藝要求轉化為固定的約束參數。和阻抗有關的因素包括電路板材料的電介質特性、銅箔高度、各層到地/電源層間的距離及線寬，由于每一線路層到地或電源層的距離各不相同，對每一層都用同一個經驗數據顯然是錯誤的。此外在開發過程中采用的生產工藝或電路板特性可能隨時會改變，所以問題還會更加復雜。 找出問題后通過對線路板修補或重新進行板子設計來解決，成本大，占用時間多。

　　

　　二、參數化約束

　　

　　這種方法先進的地方在于能夠詳細說明完全反映各種內部電氣特性的機械指標，只要將其加入到PCB設計中，設計軟件就可利用這些信息對自動布局布線工具進行控制。后續生產工藝改變時只需簡單地更新工藝特性參數，即可自動改變相關約束條件。設計人員然后可以運行DRC確定新工藝是否還違反了其它設計規則。

　　

　　約束條件可以用數學表達式的形式輸入，包含常數、各種運算符、向量以及其它設計約束，為設計人員提供一個參數化規則驅動系統。約束條件甚至能以查表的形式輸入，將它們存放在PCB或原理圖的設計文件中。PCB布線、銅箔區位置及布局工具都要遵照這些條件生成的約束規則，DRC則驗證整個設計是否都符合這些約束，包括線寬、間隔及空間方面的要求等。

　　

　　三、 參數化約束的分級管理

　　

　　參數化約束的一個主要的好處在于它能分級進行處理。例如全局線寬規則可作為一個設計約束用于整個設計中，當然會有個別區域或節點不能照搬這個原則，這時就可繞過高一級約束而采用分級設計中的低級約束。以ACCEL Technologies的約束條件編輯器Parametric Constraint Solver為例，共有7級約束：

　　

　　1.設計約束，用于所有無其它約束的對象。

　　

　　2.層級約束，用于某一層上的對象。

　　

　　3.節點類型約束，用于某個類型包含的所有節點。

　　

　　4.節點約束，用于某一個節點。

　　

　　5.類間約束，表示兩類節點之間的約束。

　　

　　6.空間約束，用于某個空間內的所有器件。

　　

　　7.器件約束，用于某一個器件。

　　

　　該軟件按照從個別器件到整個設計規則的順序遵循各個設計約束，并用圖形的方式顯示出這些規則在設計中的應用次序。

　　

　　四、設計復用和文檔

　　

　　參數化約束不僅可以顯著改進初始設計流程，而且對工程更改和設計復用更為有用，約束條件可作為設計、系統和文件資料的一部分，約束文檔記錄了設計過程中應遵循的電性能規則，可使他人有機會了解設計者意圖，從而易于將這些規則應用到新的制造工藝中或根據電性能要求進行改變。以后的復用者也可以知道準確的設計規則，并通過輸入新的工藝要求而進行更改，不必再去猜測諸如線寬是如何得到之類的問題。